HBM5: Definisi Singkat dan Kenapa Langsung Penting
HBM5 adalah generasi terbaru high-bandwidth memory yang dirancang untuk menggandakan kemampuan transfer data HBM4E sekaligus meningkatkan efisiensi daya memori sekitar 20%, sehingga menjadi tulang punggung baru memori AI accelerator berbandwidth ekstrem dan tetap berada dalam batas konsumsi daya pusat data yang kian ketat.
Samsung Electronics mengumumkan target ambisius untuk HBM5: bandwidth dua kali lipat dan performa per watt naik 20% dibanding HBM4E. Pengumuman ini datang dalam acara Memory Executive Summit sebelum Semicon Taiwan, dan jelas bukan sekadar penyegaran minor, melainkan loncatan arsitektural yang agresif. Jika tercapai, setiap tumpukan HBM5 akan menyentuh puncak sekitar 4 TB/s, naik dari 2 TB/s di HBM4E. Artinya, HBM5 bukan hanya pembaruan spesifikasi; ini pernyataan bahwa perang memori AI kini bergeser ke kombinasi HBM5 bandwidth masif dan efisiensi daya memori yang lebih rasional. Industri memori AI yang semakin kompetitif membuat langkah ini terasa seperti upaya mengamankan posisi di puncak rantai pasok komputasi AI generasi berikutnya.
Menggandakan Bandwidth: 4 TB/s per Tumpukan atau Kegagalan
Target Samsung untuk HBM5 sederhana di atas kertas: dua kali bandwidth HBM4E per tumpukan, tetapi secara teknis sangat menantang. Hari ini, HBM4 berada di kisaran 1 hingga 5 TB/s tergantung konfigurasi I/O dan kecepatan sinyal 8–16 Gbps. Untuk HBM5, angka puncak sekitar 4 TB/s per tumpukan ditargetkan pada periode 2028–2029, melonjak dari 2 TB/s yang dimiliki HBM4E. Itu berarti spesifikasi harus memilih antara menggandakan kecepatan per pin, menggandakan lebar antarmuka, atau kombinasi keduanya.
Dari perspektif efisiensi daya memori, pelebaran antarmuka dianggap lebih realistis dibanding memaksa setiap pin berlari dua kali lebih cepat. Kecepatan di atas 20 GT/s memerlukan driver, receiver, clock, dan PHY yang jauh lebih kompleks serta margin timing yang ketat. Di sisi lain, menggandakan lebar I/O menjadi 4.096 bit—seperti yang sudah dibayangkan oleh beberapa pihak—membawa tantangan area dan integritas sinyal. Di sini terlihat sikap ofensif Samsung: mereka bersedia mengubah struktur HBM dari dasar, bukan sekadar memaksa angka kecepatan, agar HBM5 bandwidth yang dikejar tidak menghancurkan profil daya dan termal.
Efisiensi Daya dan HPB: Menjinakkan Daya dan Panas
Menggandakan bandwidth tanpa mengendalikan daya adalah resep bencana untuk pusat data. HBM generasi sebelumnya sudah menunjukkan pola berbahaya: energi per bit membaik, tetapi total daya terus naik karena bandwidth naik lebih cepat. Samsung belajar dari HBM4, yang memindahkan base die ke proses logika 4nm demi mengurangi konsumsi daya dan jejak die. Langkah serupa, namun lebih agresif, kini menjadi fondasi HBM5.
Kepala tim perencanaan produk memori Samsung menegaskan bahwa HBM5 menargetkan peningkatan efisiensi daya sekitar 20% dibandingkan HBM4E. Salah satu alat penting adalah heat path block (HPB) yang disematkan pada tumpukan HBM5, diklaim mampu mengurangi resistansi termal hingga 20% dan menyederhanakan pendinginan modul. Di roadmap cHBM, konsep HPB sebelumnya sudah menunjukkan bahwa menutupi lebih dari setengah area PHY dapat memangkas suhu puncak lebih dari 35%. Di sini terlihat pola pikir yang konsisten: memori AI accelerator masa depan tidak bisa hanya mengejar angka TB/s; ia harus mematuhi “batas daya brutal” komputasi AI yang kian membesar.
Dari cHBM ke zHBM: Transformasi Arsitektur Memori-Komputasi
Roadmap tiga fase Samsung untuk HBM patut dibaca sebagai manifestasi ambisi jangka panjang, bukan catatan incremental. Fase awal dimulai dengan cHBM (custom HBM), yaitu tetap mempertahankan tumpukan DRAM konvensional tetapi memindahkan base die ke proses logika canggih 4nm dan mengisinya dengan fungsi yang sebelumnya tinggal di XPU. Langkah ini memungkinkan XPU area reclamation: memindahkan controller memori dari XPU ke base die, membebaskan 5–10% area silikon untuk komputasi tambahan yang diperkirakan dapat memberi peningkatan performa 10–20%.
Fase berikutnya, yang disebut aHBM (advanced HBM), memperluas fungsi base die dengan telemetri, fitur keandalan ala SoC, dan ekspansi memori langsung melalui tepi base die. Di sini, memori tambahan seperti LPDDR atau bahkan HBM lain dapat dihubungkan dengan latency lebih rendah dibanding ekstensi PCIe. Fase ketiga adalah yang paling radikal: zHBM. Dalam konsep ini, arsitektur 2.5D tradisional—XPU dan HBM berdampingan di atas interposer—ditinggalkan dan diganti struktur 3D sejati di mana prosesor ditempatkan langsung di bawah tumpukan DRAM. Samsung secara eksplisit menyebut zHBM sebagai “solusi pamungkas” untuk memaksimalkan bandwidth di bawah batas daya AI masa depan.
Implikasi ke AI Accelerator dan Masa Depan Pusat Data
Pengembangan HBM5 tidak berdiri sendiri; ia terhubung langsung ke konfigurasi memori AI accelerator masa depan. Perkiraan dari pihak foundry menyebut bahwa paket AI accelerator akan memakai 20 hingga 24 tumpukan HBM5/HBM5E per paket pada akhir dekade. Dengan setiap tumpukan berpotensi memberi HBM5 bandwidth sekitar 4 TB/s, total bandwidth sistem-in-package bisa menyentuh 80 hingga 96 TB/s. Ini angka yang, beberapa tahun lalu, hanya akan terdengar seperti latihan fantasi.
Roadmap tiga fase menuju arsitektur zHBM dengan HBM5 sebagai batu pijakan menunjukkan bagaimana Samsung merespons kebutuhan AI yang berkembang, di mana bandwidth dan efisiensi daya menjadi faktor penentu desain pusat data. Industri memori AI kini sepenuhnya kompetitif, dengan beberapa produsen DRAM dan pengembang controller sudah menawarkan HBM4/HBM4E pada 16 GT/s meskipun kecepatan resmi JEDEC sekitar 12 GT/s. Namun strategi Samsung jelas: bukan sekadar mengejar angka GT/s, tetapi mengubah topologi memori–komputasi itu sendiri. Kesimpulannya, jika HBM5 mencapai targetnya dan zHBM berhasil diwujudkan, arsitektur memori AI accelerator akan bergeser dari sekadar “lebih cepat” menjadi “menyatu” dengan komputasi, dan itu akan mengubah cara pusat data merancang setiap lapisan stack AI mereka.
