HBM5 Samsung: Definisi Singkat dan Lompatan Besar untuk AI
Memori HBM5 Samsung adalah generasi high-bandwidth memory yang dirancang untuk menggandakan bandwidth per tumpukan dan meningkatkan efisiensi daya 20% dibanding HBM4E, dengan integrasi logika dan fitur termal yang lebih maju, demi memenuhi kebutuhan akselerator AI enterprise yang menuntut throughput data tinggi dan konsumsi energi yang lebih terkendali. Inti opininya: HBM5 bukan sekadar upgrade angka, melainkan pernyataan agresif bahwa memori adalah pusat arsitektur AI berikutnya. Hal ini terlihat dari pengumuman target performa dan efisiensi yang disampaikan pada ‘Memory Executive Summit’ sebelum ‘Semicon Taiwan 2026’, di mana Samsung menargetkan penggandaan bandwidth sekaligus perbaikan performa per watt. Langkah berani ini menempatkan memori HBM5 Samsung sebagai tolok ukur baru bandwidth memori AI untuk data center yang mulai tersandera batas daya dan pendinginan.
Spesifikasi Teknis: Dua Kali Bandwidth, 20% Efisiensi Daya
Secara teknis, target HBM5 adalah menggandakan performa dan meningkatkan performa per watt sebesar 20% dibanding HBM4E. Jika tercapai, setiap tumpukan HBM5 akan menawarkan bandwidth puncak sekitar 4 TB/s pada periode 2028–2029, naik dari 2 TB/s per tumpukan di HBM4E. Bandingkan dengan HBM4 yang saat ini berada di kisaran 1 hingga 5 TB/s melalui 1.000 hingga 2.000 I/O pada 8–16 Gbps; jelas HBM5 memaksa kurva bandwidth memori AI naik jauh lebih tajam. Secara quotable, pernyataan kuncinya adalah: “HBM5 yang sedang dikembangkan memiliki tujuan untuk menggandakan performa dan meningkatkan performa per watt sebesar 20% dibandingkan generasi HBM4E.” Dari sisi efisiensi daya, pencapaian 20% bukan sekadar hasil clock lebih tinggi; ia bergantung pada proses DRAM yang lebih baik, optimalisasi base die, penurunan tegangan I/O TSV, dan manajemen daya yang lebih cerdas. Tambahan penting lain adalah heat path block (HPB) pada tumpukan memori HBM5, yang diklaim mampu mengurangi resistansi termal hingga 20% dan menyederhanakan pendinginan modul.
| Generasi | Bandwidth per tumpukan | Catatan efisiensi |
|---|---|---|
| HBM4 | ≈1–5 TB/s (1.000–2.000 I/O @ 8–16 Gbps) | Base die pindah ke proses logika canggih untuk daya lebih rendah |
| HBM4E | ≈2 TB/s per tumpukan | Baseline untuk target efisiensi HBM5 |
| HBM5 | ≈4 TB/s per tumpukan (target 2028–2029) | Performa per watt ditingkatkan 20% dibanding HBM4E |
Roadmap cHBM ke zHBM: Memori Menjadi Platform Komputasi
Samsung tidak sekadar mengejar angka bandwidth; mereka mempresentasikan roadmap tiga fase di ajang Hot Chips 2026 yang mengubah HBM dari sekadar memori menjadi sistem memori-terintegrasi-komputasi, berpuncak di arsitektur zHBM. Evolusi dimulai dari keputusan memindahkan base die HBM ke proses logika 4 nm mulai HBM4 untuk mengurangi konsumsi daya dan memperkecil luas die. Dengan dasar logika canggih ini, Samsung memperkenalkan arah custom HBM (cHBM), yang mempertahankan tumpukan DRAM konvensional tetapi menyesuaikan logika di bawahnya untuk akselerator tertentu. Di atas itu, mereka mendefinisikan advanced HBM (aHBM) sebagai arsitektur 2,5D yang lebih luas. Titik akhirnya adalah zHBM, di mana prosesor ditempatkan langsung di bawah tumpukan DRAM sehingga koneksi interposer 2,5D konvensional dihilangkan. Langkah ini bukan kosmetik; memindahkan lebih banyak fungsi ke base die secara progresif bertujuan menghapus jarak fisik antara memori dan XPU, memaksimalkan bandwidth dalam batas daya AI masa depan yang “brutal” menurut presentasi tersebut.
Implikasi Desain untuk Akselerator AI Enterprise
Kunci dampak HBM5 untuk akselerator AI enterprise bukan hanya throughput, tapi cara bandwidth memori AI itu diintegrasikan ke silicon. Akselerator modern sudah terbentur dinding skala prosesor dan interposer, sehingga Samsung mendorong konsep “XPU area reclamation”: memindahkan blok non-komputasi ke base die HBM untuk membebaskan area XPU bagi komputasi. Target pertama adalah HBM PHY tradisional yang besar, diganti link die-to-die (D2D) yang jauh lebih kecil, plus heat path block yang dapat memangkas suhu puncak hingga lebih dari 35%. Lebih agresif lagi, memory controller yang mencakup 5–10% area XPU dipindahkan ke base die custom HBM; ruang yang diisi komputasi dapat memberi peningkatan performa 10–20%. Di fase berikutnya, Samsung ingin menempatkan elemen pemrosesan terpilih langsung di base die, membebani pekerjaan terikat memori sementara operasi komputasi berat tetap di GPU. Pendekatan ini mengubah memori HBM5 Samsung menjadi bagian aktif dari pipeline akselerator AI enterprise, bukan sekadar tempat data disimpan.
Skala Sistem: Menuju 80–96 TB/s Bandwidth Memori
Pada level sistem, ambisi HBM5 memaksa kita berpikir ulang tentang seperti apa infrastruktur AI enterprise di akhir dekade. Perkiraan TSMC menunjukkan bahwa akselerator AI akan mencapai konfigurasi 20 hingga 24 HBM5/HBM5E per paket. Jika bandwidth HBM5 per tumpukan mencapai 4 TB/s, sistem-in-package semacam itu akan mengantongi bandwidth memori 80–96 TB/s, angka yang beberapa tahun lalu tampak tidak realistis. Konsekuensinya jelas: training dan inferensi model besar yang dahulu terikat memori berpotensi bergeser menjadi lebih terikat komputasi, asalkan perangkat lunak sanggup memanfaatkan pola akses baru. Namun, jalan teknis ke sana tidak mudah. Untuk melipatgandakan bandwidth terhadap HBM4E, spesifikasi HBM5 harus memilih antara menggandakan kecepatan transfer per pin dari sekitar 12 GT/s menjadi 24 GT/s, menggandakan lebar antarmuka dari 2.048 menjadi 4.096 bit, atau kombinasi keduanya. Pelebaran antarmuka biasanya lebih ramah performa per watt daripada menggenjot kecepatan per pin di atas 20 GT/s, yang menuntut driver, receiver, clock, dan PHY jauh lebih canggih. Di sinilah kelebihan arsitektur cHBM/aHBM/zHBM: memori dan komputasi didesain bersama, bukan dipaksa saling menyesuaikan belakangan.
